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論理回路(ろんりかいろ)は論理演算を行う電気回路である。

"真" 又は "偽" や "1" 又は "0" という論理値を "Hi" 又は "Lo" というデジタル信号によって表現しブール代数を使って演算するデジタル回路である。単純な論理回路や以前の状態を記憶する論理回路、さらにそれらを組み合わせて時系列として複雑な動作をする回路によって構成される。「ロジック・サーキット」(Logic circuit)とも呼ばれる。

本記事では、基本となる論理回路の説明に加えて、汎用ロジックICで標準的に備わる論理回路も対象として説明する。ただし個別のICの型番までは言及しない。

◆ 表記法

論理回路の設計には、論理式や真理値表が用いられる。さらに回路図的な表記手段としてMIL記号など論理素子記号が使われる。

負論理には正論理の信号名の上にオーバーバー(例: )を加えることで表現し、MIL記号では状態表示記号である小丸で表現する。

◆ 歴史

1960年代に登場した標準論理IC(TI社、7400シリーズ)により論理回路の実装が、それまでの個別部品による方法から単純化されアナログ的な回路設計から論理設計が分離できるようになった。

小規模な場合は、論理素子記号やカルノー図などを使った手書きによる設計が可能であるが、大規模になると難しい。そのため、1990年代より大規模な回路の設計にはハードウェア記述言語が用いられている。また、集積回路技術の進歩に対応できるように、どのような素子を使用するかに独立なビヘイビアモデル(動作記述)による設計が行われる。

1990年代後半より、試作や少量生産の場合に論理回路をプログラムで書き換え可能なPLDやCPLD、FPGAなどが使用されるようになった。大量生産または高性能が要求される場合はASICも使用される。

◆ 正論理・負論理

MIL記号を含めて通常の回路図では正論理と負論理が混在して使用される。

正論理では信号線の意味が "Hi" で有効となり、負論理では信号線の意味が "Lo" で有効となる。

厳密には正論理の出力信号線は必ず正論理の入力に接続されねばならず、負論理出力は負論理の入力に接続されねばならないが、図面上の表記として必ず守られるとは限らない。

◆ 組み合わせ回路

現在の入力のみで出力が決まる回路である。

・ 論理ゲート : AND(アンド)、OR(オア)、NOT(ノット)、XOR(Exclusive OR、エクスクルーシブ・オア) など基本となる論理演算を行うものである。

::

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|-

|bgcolor=#cccccc|OR

|$A\; +\; B$

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|-

|bgcolor=#cccccc|AND

|$A\; \backslash cdot\; B$

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|bgcolor=#cccccc|XOR

|$A\; \backslash oplus\; B$

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|-

|bgcolor=#cccccc|NOR

|$\backslash overline$

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|-

|bgcolor=#cccccc|NAND

|$\backslash overline$

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| -->

・ エンコーダ(Encoder):複数の入力の内の1つが "真" になった時にそれに対応する2進数コードを出力するもの。

・ デコーダ(Decoder):2進数のコード入力に対応して、多数の出力線の内の1本だけを"真"にするもの。

・ マルチプレクサ(Multiplexer):2進コード入力に基づいて、複数の入力から1つを選んで出力するもの。「データセレクタ」(Data selector)とも呼ばれる。

・ デマルチプレクサ(Demultiplexer):2進コード入力に基づいて、1つの入力を複数の出力の内の1つに出力するもの。

・ 加算器 : 2進数の加算を行うもの。全加算器(Full adder)と半加算器(Half adder)があり、多桁の全加算器では桁上げの高速化の為に「キャリールックアヘッド回路」を備えるものもある。減算は2の補数を加算することで実現出来る。ただ、近年の高速演算性能を求める回路設計では2の補数を得るために「補数器」で計算する時間を除くために、専用の減算回路を持つものがある。理論的には加算器と同様に全減算器(Full subtracter)と半減算器(Half subtracter)があるが、実際には全減算器しか無いといえる。

・ 乗算器(Multiplier):2進数の乗算を行うもの。過去にはALU上で加算とシフトの繰り返しで乗算を行っていたが、近年は多数のゲート回路によって一度に乗算してしまう専用乗算器が使用されている。

・ バレルシフタ(Barrel shifter):シフトレジスタによるシフト操作では移動のビット数分の回数だけクロックの動作時間が掛かるが、これを避けるためにマルチプレクサを複数組並べるのと同様に多数のゲート回路によって一度にずらすことで実現するものである。

・ 比較器(Comparator):「デジタル・コンパレータ」とも呼ばれ、概念としては一致回路や不一致回路、大小を比較する比較器もあり、実際のロジックICでは4bitや8bitの比較器にこれら全ての信号が出力されるものが多い最新汎用ロジック・デバイス規格表 CQ出版社 2006年1月1日発行 ISBN 4-7898-4459-5。

◆ 順序回路

過去の内部状態と取得時の入力信号とで出力が決まる回路である。

組み合わせ回路は、伝播遅延によって信号が遅れることを除けば、入力の組み合わせだけで出力が一意に決まるが、順序回路は入力信号とともに、内部に保持している過去の状態も出力の決定に関わる。

組み合わせ回路と異なり、多くの順序回路には同期式と非同期式の2通りの回路動作がある。同期式では非同期式に比べて信号の遅れやレーシングといった問題に起因する動作不良が減らせる、又は根絶できるが、回路規模が大きくなるので消費電力や回路コストが増す。非同期式は単純な回路構成が採れるので低消費で回路コストも安くて済み、回路設計が最適化出来れば高速動作が可能になるが、設計マージンが小さくなる傾向があり小さなミスが動作不良に結びつく。

◇ フリップフロップ

フリップフロップ(FlipFlop、FF)は制御信号により現在の入力信号の保持を行うものである。ラッチ(Latch)とも呼ばれる。論理回路ではフリップフロップと呼ぶものも、コンピュータ・システムでの回路名としては(通常は複数ビットの記憶回路を)レジスタと呼ぶ。

非同期式フリップフロップはクロック入力を持たず、その時点での入力の値に応じて出力が変化し、新たな入力信号が来るまで同じ状態を保持する。

・ 非同期式RS-FF(=RSラッチ):標準ではRとSが共に "真" は禁止されているが、セット優先、リセット優先のものでは両入力が共に "真" の時にはセットにだけ "真" の入力があったもの、またはリセットにだけ "真" の入力があったものとして扱われる設定が行なえるものがある。

・ 非同期式D-FF(=Dラッチ):RS-FFのS入力にストローブ入力(G)によるゲート制御が加わったものである。ストローブが "真" の間はD入力はQ出力にそのまま反映され、ストローブが "真"から"偽" に変わるとその変化時点(立ち上り、又は立ち下り)での入力を保持する。

同期式フリップフロップはクロック信号(CLK, CK等と表記)の立ち上がり(又は立ち下り)に同期してその時点での入力(D, S, J等)に対応する信号を出力する。この出力は次にクロックが立ち上がる(又は立ち下る)まで更新されない。

・ 同期式RS-FF:RSはResetとSetから付けられた。

・ 同期式D-FF:DはDataまたはDelayから付けられた。

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